Cours en ligne VHDL

Préambule

Principes d'utilisation du langage

Structure du langage

L'analyse d'un modèle VHDL peut s'effectuer sur des parties du code ou "unités de compilation". Il existe 5 types d'unités de compilation :

• L'entité 
• L'architecture
• Le paquetage
• Le corps du paquetage
• La configuration

L'entité et l'architecture sont des unités de compilation  obligatoires pour décrire un modèle. Les autres unités sont optionnelles mais quasiment indispensables pour concevoir des gros circuits nécessitant une méthode de conception efficace.

Une unité de compilation doit être écrite dans le même fichier et un même fichier peut contenir plusieurs unités de compilation. 

L'objectif de ce chapitre est de vous présenter les conventions lexicales de VHDL, les bibliothèques et les unités de compilation  (à part la configuration qui sera vue dans le chapitre sur le VHDL structurel)

Plan du chapitre

• Conventions lexicales
     Caractères utilisables, casse, ...
  
  
• Bibliothèques
      Où sont stockés les résultats
  
  
• Entité
      La vue externe du circuit
  
  
• Architecture
      La vue interne du circuit
  
  
• Paquetage
    Les objets communs
  
  
• Résumé

Conventions lexicales

Les conventions lexicales de vhdl sont les mêmes que celles utilisées en C. Un code vhdl est composé d'une suite d'éléments :

• commentaires
• délimiteurs
• nombres
• chaînes de caractères
• identificateurs
• mots-clefs

Casse

VHDL est insensible à la casse. Un mot en majuscule est identique à un mot en minuscule. Il est cependant conseillé d'avoir des règles d'écriture cohérentes. Par exemple, les mots reservés du langage peuvent être en majuscule et les autres mots en minuscule.

Commentaires

Les commentaires doivent être inclus dans le code, pour augmenter la lisibilité et la documentation. Ils commencent par 2 tirets (--) en se terminent en fin de ligne

Il est impératif de documenter vos codes, à l'école comme en entreprise.

Identificateurs

Ce sont les noms de variables, de signaux, de fonctions, ...

• Ils ne peuvent contenir que des lettres, des chiffres et le "underscore"  _ .
• Ils doivent commencer par une lettre.
• Ils ne peuvent pas contenir d'espace.
• Les mots-clefs du langage ne peuvent pas être utilisés comme identificateurs.

Expressions

Litéraux

Ce sont des valeurs explicites :

• 67 est un littéral pour le type entier
• '0' est un littéral pour un bit
  
• "001"     O"562"    X"FF1" sont des littéraux pour les vecteurs de bits
• "chaine" est un littéral de type chaine de caractères
•  null est un litéral pointeur

BIBLIOTHEQUES

Les bibliothèques permettent à plusieurs concepteurs de travailler ensemble sur le même projet et rendent le langage indépendant du système d’exploitation de la machine hôte.

La création de la bibliothèque ne fait pas partie du langage VHDL Chaque outil VHDL a donc ses propres règles de création..  Par exemple avec le simulateur ModeSim il faut créer la bibliothèque avec cette commande :

vlib BIB

L'accès à la bibliothèque fait partie du langage VHDL. Pour accéder  à la bibliothèque BIB il est nécessaire de la déclarer :

library BIB;

La bibliothèque par défaut est WORK . WORK est aussi le nom symbolique de la bibliothèque dans laquelle sont stockés les résultats. La bibliothèque STD est une bibliothèque standard fournie avec le langage , elle contient des définitions des types et des fonctions de base (integer, BIT, BOOLEAN,...) dans le paquetage STANDARD et des fonctions sur les caractères dans le paquetage TEXTIO.  

ENTITE

L'entité est la description de l'interface du circuit . Elle correspond au symbole dans les représentations schématiques :

symbole de l'additionneur 1 bit

L'entité précise :

• le nom du circuit
• Les ports d'entrée-sortie :
• Leur nom
• Leur direction (in, out, inout,...)
• Leur type (bit, bit_vector, integer, std_logic,...)
• Les paramètres éventuels pour les modèles génériques

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
--
entity fa is
 port (
 a, b, cin : in std_logic;
 s, cout : out std_logic
 );
end entity;

ARCHITECTURE

L'architecture est la description interne du circuit. Elle est toujours associée à une entité. Une même entité peut avoir plusieurs architecture.  Le mécanisme de configuration (décrit dans le VHDL structurel) permet d'indiquer l'architecture rattachée à une entité. L'exemple suivant montre un schéma de l'additionneur 1 bit fa et 2 architectures possibles écrites en VHDL :

architecture arc1 of fa is
--
 signal resultat : unsigned(1 downto 0);
--
begin
--
 resultat <= ('0' & a) + ('0' & b) + ('0' & cin);
 s <= resultat(0);
 cout <= resultat(1);
--
end arc1;

architecture arc2 of fa is
--
begin
--
 s <= a xor b xor cin;
 cout <= (a and b) or ((a xor b) and cin);
--
end arc1;
--

VHDL = langage déclaratif et typé

VHDL est un langage très déclaratif qui permet au compilateur d'effectuer des vérifications poussées et fiabiliser ainsi l'écriture d'un modèle.

Dans une architecture il est nécessaire de déclarer les objets utilisés et leur type avant la zone décrivant l'architecture (le corps de l'architecture situé entre begin ... end ).

Parmi les objets très utilisés, figurent les composants (correspondent effectivement aux composants dont on a besoin dans l'architecture pour une description structurelle) et les signaux (equipotentielles reliant les instances de composants et les instructions "concurrentes" et).

Les ports déclarés dans l'entité sont des signaux utilisables dans l'architecture, il ne faut pas les redéclarer.

L'exemple ci-dessous illustre l'architecture d'un additionneur 1 bit avec les signaux A, B , Cin (qui sont des ports donc des signaux implicites) , le signal Si et le composant MAJ .

Le schéma équivalent de l'additionneur 1 bit peut être le suivant avec 1 composant MAJ et 2 portes XOR qui peuvent être codées d'une façon comportementale. 

Le code VHDL correspondant :

entity FA is
port (
	A, B, Cin : in bit;
	S, Cout : out bit
 );
end entity;

architecture arc3 of fa is
--
signal SI : bit;
--
component MAJ
port (	X,Y,Z : in bit;
	M : out bit);
end component;

begin
--
p1 : process(SI, Cin)
 begin
	S <= SI xor Cin;
 end process;
--
SI <= A xor B;
--
inst_MAJ : MAJ port map (
	X => A,	Y => B,Z => Cin, M => Cout);
--
end arc3;

PAQUETAGE

1. La déclaration du paquetage
2. Le corps du paquetage

Exemple de déclaration de paquetage

package PAQ is
--
subtype MOT is bit_vector(7 downto 0);
type RAM is array (natural range <>) of MOT;
subtype MRAM is RAM(0 to 1023);
--
constant N_BITS : positive;
constant REL : natural := 8;
--
component BRIQUE
	generic (N : positive := 12);
	port (	A,B : in bit;
	S : out bit);
end component;
--
function MIN(A,B,C : integer) return integer;
--
end package PAQ;

Exemple de corps de paquetage

package body PAQ is
--
constant N_BITS := 16;
--
function MIN(A,B:integer) return integer is
begin
	if (A<B) then
	return A;
	else
	return B;
	end if;
	end if;
end MIN;
--
function MIN(A,B,C : integer) return integer is
begin
	return MIN(A, MIN(B,C));
end MIN;
--
end package body PAQ;