Remarque préliminaire : ce cours de Verilog n'est pas un manuel complet de Verilog. C'est plutôt une introduction aux bases de Verilog. Nous y avons inclus ce qui nous semble important, en laissant de côté les possibilités les plus complexes. Il part aussi du principe que vous avez suivi le cours sur les HDL en général.
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Bon courage !
Verilog est un langage de description de matériel, c'est-à-dire un langage utilisé pour décrire un système numérique matériel, comme, par exemple, un flip-flop (bascule D) ou un microprocesseur. Il peut modéliser un système par n'importe quelle vue, structurelle ou comportementale, à tous les niveaux de description.
De plus il peut servir non seulement à simuler un système mais aussi à le synthétiser, c'est-à-dire être transformé par des logiciels adaptés (synthétiseurs) en une série de portes logiques prêtes à être gravées sur du silicium.
Verilog est l'un des trois grands langages de description de matériel utilisés majoritairement dans l'industrie, avec VHDL et SystemC. Chaque langage a ses propres avantages et inconvénients, ainsi que ses spécificités. Pour plus de détails, on pourra se référer à une comparaison objective de VHDL et Verilog.
Verilog a été inventé par
Gateway Design Automation Inc. aux alentours de 1984.
C'était un langage propriétaire,
inspiré d'un autre HDL (HiLO) et du langage C.
Gateway a aussi produit le premier simulateur Verilog en 1985, ainsi
que son successeur Verilog-XL, toujours utilisé. En
même temps, la société Synopsys
développe le premier synthétiseur, travaillant
à partir de sources Verilog. En 1990, la
société de CAO CAdence rachète
Gateway. Elle décide de rendre les spécifications
de Verilog publiques, qui deviennent un standard IEEE en 1995 (IEEE
Std. 1364-1995). Dans le même temps, plusieurs
sociétés développent des simulateurs
et des synthétiseurs, dont VCS le premier
simulateur-compilateur (en comparaison, Verilog-XL est un
interpéteur).
L'essor de VHDL et les lacunes de Verilog 1995 ont poussé l'IEEE à créer une nouvelle version du langage, Verilog 2001 puis Verilog 2005. Ces versions du langage sont maintenant acceptées par la quasi-totalité des outils de l'industrie. Une extension de Verilog, appelée SystemVerilog est actuellement introduite sur le marché. Elle cherche à modéliser les systèmes à un niveau encore plus abstrait qu'actuellement, pouvant modéliser non seulement des systèmes matériels mais aussi des systèmes logiciels (OS, ...) ainsi que des mélanges des deux.
L'école ayant accès aux standards de l'IEEE, vous trouverez ici les normes Verilog 2001 et Verilog 2005 (connexions locales depuis l'école seulement !).
Cette FAQ sera construite à partir de vos questions. N'hésitez à en poser, de préférence par mal à Alexis.
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18/06/05
11/03/09
© Alexis Polti, COMELEC 2005